先进封装是围绕更高密度互连、更短连接路径和更灵活的裸片集成发展的一组封装技术，包括2.5D互连、3D堆叠等路线。它使封装参与系统的性能与功能组织，让多个功能单元能够在封装内紧密配合；实际收益仍取决于芯片架构和工程实现。
理解这些技术，先分清三个问题：Chiplet讲系统如何拆分，2.5D与3D讲裸片如何布置和互连，CoWoS则是具体厂商的封装平台。裸片、封装基板和外部端子的基本关系，可参阅芯片封装的类型与基本流程，这里重点解释它们怎样组成更复杂的系统。
Chiplet是什么：先拆分功能，再组织裸片之间的通信
Chiplet通常译为“芯粒”，指能够作为系统组成单元进行集成的功能裸片。Chiplet架构在设计阶段将系统拆成若干可组合的单元，再通过封装内互连把它们组织起来。它不是把一颗已经制造好的完整芯片任意切成几块，也不是一种固定的封装外形。
例如，一个假设的计算系统可以把计算单元与输入输出功能分别做成裸片：计算部分采用适合其性能目标的工艺，输入输出部分则可能复用既有设计。也可以在一个封装中组合多颗相同的计算芯粒。是否采用不同工艺、是否复用、拆成多少块，都属于架构决策，并非Chiplet必须满足的固定组合。
UCIe联盟的《Building an Open Chiplet Ecosystem》白皮书把功能拆分、裸片复用和封装内连接列为主要讨论对象。拆分以后，原本在一片裸片内部传递的数据，可能需要跨越裸片接口；接口占用的面积、带宽、功耗和通信延迟，都会反过来影响怎样拆分才合理。
UCIe（Universal Chiplet Interconnect Express）提供芯粒互连的标准化框架，涉及电气信号、链路管理与协议等层次。它有助于建立互操作基础，但不能仅凭两颗芯粒都标注“支持UCIe”，就跳过具体配置、协议、电气条件、封装连接和系统验证。Chiplet也不要求所有产品必须采用UCIe或同一种封装工艺。
2.5D与3D封装：横向互连和垂直集成有什么不同？
2.5D集成通常把主要功能裸片并排布置，通过中介层或局部高密度互连结构交换信号。这里的中介层位于功能裸片与封装基板之间，承担细密布线和连接转接；一些方案只在相邻裸片之间布置局部桥接结构，不需要一整片同样大小的硅中介层。
3D裸片集成则将功能裸片上下堆叠，并在垂直方向建立互连。它能够缩短部分裸片之间的连接距离，并利用垂直空间，但也会改变供电路径、热量传出方式和测试访问条件。这里讨论的是裸片级集成，不能只看器件外观是否“叠得高”。
判断2.5D或3D时，需要说清正在观察哪一层。高带宽存储器（HBM）组件自身包含存储裸片堆叠；当它与计算裸片并排放在中介层上时，计算裸片与HBM组件之间仍可属于2.5D集成。不能因为封装里出现HBM，就把整个逻辑与存储的组织方式直接称为3D堆叠。
两者也可以组合。台积电的SoIC官方资料说明，经过3D堆叠集成的芯片，还可以进一步装配到CoWoS等平台中。因此，同一产品内部可能既有垂直堆叠，也有横向互连，单独贴一个“2.5D”或“3D”标签未必足以解释全部结构。
CoWoS是什么：台积电的2.5D封装平台，不只有硅中介层一种结构
CoWoS是Chip on Wafer on Substrate的缩写，是台积电（TSMC）的先进封装平台。TSMC将其归为2.5D封装技术，用于整合逻辑芯片与HBM等组件。它是具体技术平台的名称，不是所有先进封装、所有Chiplet架构或所有2.5D方案的通称。
按照TSMC官方平台说明，CoWoS家族中的主要差异体现在中介层及高密度互连的实现方式：
| 平台 | 主要结构特征 | 理解要点 |
|---|---|---|
| CoWoS-S | 使用硅中介层承载高密度布线 | 功能裸片通过硅中介层上的连接网络互连 |
| CoWoS-R | 采用由聚合物与铜布线构成的重布线层（RDL）中介层 | 中介层不能一概描述为整片硅材料 |
| CoWoS-L | 结合RDL中介层与嵌入式局部硅互连（LSI） | 在需要高密度连接的位置引入局部硅互连，并配合其他布线结构 |
重布线层可以理解为重新分配连接位置的精细布线结构；局部硅互连则把高密度连接集中到特定区域。三种名称描述的是平台结构差异，不能仅凭字母顺序给它们排出统一的性能等级。实际连接密度、尺寸、供电与工艺条件，要对应具体平台版本和产品设计。
TSV与混合键合分别做什么，是否都是必需的？
硅通孔（TSV，Through-Silicon Via）是在硅体内形成的垂直导电通路，用来把连接引到硅片的另一侧。它可以出现在某些中介层、存储堆叠或逻辑堆叠结构中。是否需要TSV，取决于信号和电源怎样穿过实际结构，不能把“使用TSV”直接当作整个封装属于3D的判断标准。
混合键合（Hybrid Bonding）关注相邻表面怎样接合，是实现细密裸片间连接的一类工艺。Intel的Foveros Direct 3D资料将混合键合与铜对铜互连用于垂直集成。TSV回答的是“连接怎样穿过硅体”，键合回答的是“两个接合面怎样连接”，二者可以在同一结构中共同使用。
它们都不是所有先进封装必须同时具备的条件。采用微凸点的方案、依靠中介层布线的方案，以及局部桥接方案，可以形成不同组合。Intel的技术资料还将加入TSV的EMIB-T归入2.5D技术，进一步说明：具体工艺特征与整体架构类别需要分开看。
先进封装解决了哪些问题，又带来哪些系统权衡？
高密度连接让更多功能能够靠近，但产品是否受益，需要沿着实际数据、电源、热量和制造流程判断。Intel Foundry将供电、热管理、多裸片制造和测试列为封装研究的共同问题，说明这些工作需要一起设计。
带宽：连接更多，不等于应用一定更快
较短路径与更多并行连接，可以为更高的裸片间通信带宽创造条件。但有效带宽还受接口实现、控制器、协议和数据访问方式影响。即使封装互连很密，如果计算任务主要受其他环节限制，或者芯粒之间需要频繁同步，封装能力也不会自动转换成同等幅度的应用加速。
因此，比较技术资料时应区分总带宽、单位边缘长度或单位面积的带宽密度、传输延迟，以及搬运每比特数据消耗的能量。这些指标回答不同问题，不能用一个峰值数值代替系统表现。
供电与散热：信号接得近，电和热也必须有路径
多片裸片需要相应的供电网络。负载变化时，电源路径上的压降和噪声可能影响稳定工作；电源、地、信号和去耦结构也要共同安排。仅增加信号连接密度，并不能解决供电不足或电压波动。
堆叠还可能使某些发热单元远离散热表面，或让不同裸片之间形成热耦合。需要结合功耗分布、堆叠顺序、材料与散热结构评估，而不是认定所有3D方案都更热，或所有2.5D方案都没有散热压力。更高集成度与持续可用性能之间，仍有热设计这一环。
良率与测试：合格裸片不等于合格封装系统
把大系统拆成较小裸片，可以为裸片复用和制造良率优化提供机会；但最终产品还要经过互连、装配和测试。任何一片裸片、某处连接或某组系统交互出现问题，都可能影响成品。不能把某颗芯粒的制造良率直接当成整个封装的良率。
已知良好裸片（KGD，Known Good Die）表示裸片已通过相应筛选，并不意味着装进封装之后无需再测。还需验证裸片间链路、封装后的功能及实际工作条件；若堆叠后不易直接接触内部节点，测试访问能力就要在设计阶段考虑。Intel的先进芯粒测试说明也把裸片筛选与系统级验证分别列出。
成本：要算完整实现，而不是只算硅面积
不同功能采用不同工艺、复用既有芯粒，可能减少某些设计和制造负担；高密度基板、互连加工、精密装配、测试以及成品损失又会增加其他成本。最终结果取决于结构复杂度、良率、测试覆盖和生产规模，因此不能从“用了Chiplet”或“用了先进封装”直接推导出成本降低。
读懂先进封装，关键是把系统设计与物理实现对应起来：先看有哪些功能裸片，再看它们横向或纵向怎样连接，最后确认接口、供电、散热和测试是否支撑目标工作负载。CoWoS、Chiplet、2.5D与3D就会成为描述不同层次的准确名称，而不是可以互相替换的宣传词。
参考资料
- 台积电（TSMC）：《CoWoS》官方技术平台说明。
- UCIe Consortium：《Universal Chiplet Interconnect Express: Building an Open Chiplet Ecosystem》，2022年白皮书；用于芯粒架构与互连职责说明。
- 台积电（TSMC）：《TSMC-SoIC》官方技术平台说明。
- Intel Foundry：《Accelerating AI and HPC with Advanced Process and Packaging Technologies》。
- Intel Foundry：《Packaging & Test Research》。
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